QUORAでの質問
TTLゲート（Sタイプではないもの）のスイッチング速度は十数nSですが、同じ回路をトランジスタで再現するとその速度は数μSと桁違いに遅くなります。なぜICだとこれだけ速度が向上するのでしょうか？
hantaniさんに補足です。
BJT（バイポーラトランジスタ）の場合、蓄積効果があります。INをHにした場合、ベースに電荷がたまります。そしてINをLにしたときその電荷が抜ける時間が蓄積時間です。
同じ回路ではないからでっす。
https://www.setsunan.ac.jp/~shikama/LogicCircuits2009/2011LCB_8.pdfより引用。
Q1が出力L-＞Hの時のQ2が飽和した状態でのQ2ベース蓄積電荷とCbcの電荷を速やかに引き抜きます。これが立ち上がりの高速化です。
hanntaniさんの画像をかりれば、T1が蓄積時間。T1がCbcによるなまりなんです。これを防いでいるのがQ1です。
下の場合、ｉｎがロウのとき、R2がこの動作を妨げます。実は下のようになっています。しかし、ｉｎがハイのときのベース電流制限のため、なくすわけにはいきません。
しかし、TTL回路であれば、このとき、Q1は電流源となり、蓄積容量とCbcの電荷を引き抜いてくれます。
DTL論理回路は、右図では D1, D2, R1 で構成されている論理演算を実現する前半のダイオード論理（diode logic）部分と、後半のトランジスタによるアンプ部分から成る。この回路図に示されているように、トランジスタのベースに負のバイアス電圧をかける必要があり、それによって不安定または不正な動作を防ぐ。代替手法として、ゲートのファンアウト（後段のゲートを駆動できる能力）を増大させるためにトランジスタやダイオードを追加して回路を構成することもある[1]。IBM 1401 は右図のような単純なDTL回路を使っていたが、上述のベースのバイアス電圧の問題を解決するため、ダイオードを追加するのではなく異なる電源電圧で動作するNPNとPNPに基づくゲートを交互に配置していた。
集積回路化する場合、図のR3を2個のダイオードで置き換え、入力の一方または両方がLOの場合にベース電流が流れるのを防ぐ。その上でR4も削除して単一の電源電圧だけで動作するようにする[2]。
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